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Altium Designer软件如何设置等长误差

在DDR的设计中，需要对数据线及地址线进行分组及等长来满足时序匹配，通常DDR的数据线之间的长度误差需要保证在50mil以内，地址线的长度误差需要保证在100mil以内。

执行菜单命令【设计】-【规则】或者使用快捷键DR打开规则约束器，在“High Speed-Matched Lengths”右键创建一个新的规则，然后在新规则输入所要等长组的名称，如图1所示，是数据线D0-D7一组的数据线进行等长，在“Where The Object Matches”中选择已经在Class中创建好的数据组D0-D7，且设置长度公差为50mil，点击“应用”即等长误差设置完成。